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2018年07月09日 FPGA开发 ⁄ 共 165字 Xilinx SDK更改link script路径已关闭评论
打开SDK软件,按如下步骤进行操作: 1. Select Project -> Properties. 2. Select C/C++ Build. 3. Select Linker Script. link Script
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2018年06月25日 FPGA开发 ⁄ 共 117字 vivado加快编译速度—-设置 多线程编译已关闭评论
在VIVADO中一个run编译时支持的线程数如下表:(综合时一般是2线程)   设置多线程的命令为:  set_param general.maxThreads 4 读取当前线程数的命令: 为get_param  general.maxThreads
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2018年05月22日 FPGA开发 ⁄ 共 496字 RAM-Based Shift Register的理解已关闭评论
举例说明,datasheet中给出了如下图所示例子: Shift Register 其中a抽头数为1,输入为8位,输出也为8位; b抽头数为4,输入为8位,因为有4个抽头,所以输出最多为4 X 8bit = 32位,同时也可以输出8位(与输入位宽一样) 如下图,配置起来非常灵活: shift_ram_1 shift_ram_2 总结概括起来:(基于上边的例子)基于RAM的移位寄存器可以输出shiftout[7..0],跟输入位宽一样。也可以输出taps[31:0],抽头就是输出位置,可以并行的...
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2018年05月21日 FPGA开发 ⁄ 共 367字 BT656数据解码时序分析小记已关闭评论
项目需要解码BT656数据做视频处理,使用fpga实现,写了个testbench模拟测试解码模块的功能,如下图所示(注意静态时序分析): data_flow 上图为整体数据流,在外界pix_clk的推动下,数据源源不断的被处理。 下图为寻找SAV标致并使能数据有效信号: sav 下图为寻找EAV标致并去使能数据有效:信号: eav
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2018年05月18日 FPGA开发 ⁄ 共 312字 Vivado 时序 – 什么是 TNS、WNS、THS 和 WHS已关闭评论
编译完一个工程,会在Design Runs界面看到如下图内容: vivado 只知道这些数值和时序有关,不知道叫啥名,查看光放资料了解到各自的名字: WNS 代表最差负时序裕量 (Worst Negative Slack) TNS 代表总的负时序裕量 (Total Negative Slack),也就是负时序裕量路径之和。 WHS 代表最差保持时序裕量 (Worst Hold Slack) THS 代表总的保持时序裕量 (Total Hold Slack),也就是负保持时序裕量路径之和。   这些值告诉您的设计与...
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2018年04月15日 FPGA开发 ⁄ 共 406字 YUV格式数据接收,显示灰度图像到VGA已关闭评论
改了下ov7670的配置,改为YUV422输出,改了之后对于capture模块来说改动不是很大,像素时钟和RGB565的频率是一样的,现在亮度和速度信号分离开了,可以只把亮度信息显示出来,并在屏幕上叠加上了帧频: yuv 可以看出图像是黑白的,左下角绿色的是帧频,同时写了个uart串口模块,通过串口把帧频也打印了出来,1S打印一次: com 仔细一看串口打印的和屏幕叠加的数对不起来,串口打印的(0X1F 十进制是31),屏幕得加的是32,应该...
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