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<自制MCU> 8位小UU,仿真成功【一】

2020年02月29日 FPGA开发  ⁄ 共 481字 <自制MCU> 8位小UU,仿真成功【一】已关闭评论
今天晚上把指令集定了一下,编写了一串机器码测试了一下计算结果,是对的。 先放几个图片,需要做的内容还很多,外设现在只加了ram和rom,后续要丰富起来。 哈佛结构 单流水线,每条指令需要3个机器周期,分为取指、译码、执行: 下图可以看出PC每3个机器周期+1,开始下一条指令的执行: 以下是指令集介绍,共分了4类指令: 1、特殊指令 2、立即数操作指令 3、访存指令 4、跳转指令 所有指...
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CSLScope波形显示Lib库初试

2020年02月15日 技术文章  ⁄ 共 129字 CSLScope波形显示Lib库初试已关闭评论
最近在写一个MFC调试程序,为了便于显示数据变化规律,使用CSLScope Lib库写了个小程序,图形显示成功,先记录一下,以后有时间再详细说明库的使用情况: 串口通信,电脑模拟出两个串口,一个使用串口助手打开,给波形显示程序发送数据,然后波形显示程序显示出来。
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Ubuntu及Windows无法挂载移动硬盘修复

2020年02月14日 常见问题  ⁄ 共 171字 Ubuntu及Windows无法挂载移动硬盘修复已关闭评论
在Ubuntu下显示如下; 1、使用 sudo ntfsfix /dev/sdc2 命令修复显示如下: 但是重新插拔还是挂载不上。 跑到windows系统上同样也挂载不上。 2、在Windows下使用如下命令: chkdsk e: /f 执行完后,硬盘可以访问了 引起这种问题的最主要原因是硬盘使用完之后没有正确拔出,而导致硬盘有错误信息和错误文件产生 。导致无法挂载。
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FPGA设计-时序约束(实践篇)(转载)

2020年02月12日 FPGA开发  ⁄ 共 2112字 FPGA设计-时序约束(实践篇)(转载)已关闭评论
1. 理论回顾 先来回顾一下有关时序的理论知识,上图是典型的同步时序模型及其时序图,由发起寄存器(rega)、组合逻辑、捕获寄存器(regb)及其中间的走线组成。 源时钟clk到达rega的时钟端口时,会有一定的延迟,从而形成clka。同理,时钟延迟到达regb的时钟端口,形成clkb。Tco为有效数据出现在发起寄存器Q端口所需时间。Tdata为数据延迟,包括组合逻辑延迟和走线延迟。Tsu表示捕获寄存器建立时间要求。Th表示捕获...
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FPGA设计-时序约束(理论篇)(转载)

2020年02月10日 FPGA开发  ⁄ 共 3219字 FPGA设计-时序约束(理论篇)(转载)已关闭评论
版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。本文链接:https://blog.csdn.net/u012176730/article/details/54412323 STA(Static Timing Analysis,即静态时序分析)在实际FPGA设计过程中的重要性是不言而喻的,其作用是: 1. 帮助分析和验证一个FPGA设计的时序是否符合要求; 2. 指导fitter(布线综合器)布局布线出符合要求的结果; 简单地说...
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ITU-R BT.656视频解码小记

2020年02月09日 FPGA开发  ⁄ 共 124字 ITU-R BT.656视频解码小记已关闭评论
下面几张图片是检测SAV EAV等信号的波形以及Vsync、Href等信号同步输出,同时BT.656 8位串行转为BT601 16位。同时检测帧率(显示为0x1E 30fps),并输出: 下图为本次项目的最终波形,完成图像的特定区域的清晰度检测,并滤波输出:
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