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FPGA设计-时序约束(实践篇)(转载)

2020年02月12日 FPGA开发  ⁄ 共 2112字 FPGA设计-时序约束(实践篇)(转载)已关闭评论
1. 理论回顾 先来回顾一下有关时序的理论知识,上图是典型的同步时序模型及其时序图,由发起寄存器(rega)、组合逻辑、捕获寄存器(regb)及其中间的走线组成。 源时钟clk到达rega的时钟端口时,会有一定的延迟,从而形成clka。同理,时钟延迟到达regb的时钟端口,形成clkb。Tco为有效数据出现在发起寄存器Q端口所需时间。Tdata为数据延迟,包括组合逻辑延迟和走线延迟。Tsu表示捕获寄存器建立时间要求。Th表示捕获...
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FPGA设计-时序约束(理论篇)(转载)

2020年02月10日 FPGA开发  ⁄ 共 3219字 FPGA设计-时序约束(理论篇)(转载)已关闭评论
版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。本文链接:https://blog.csdn.net/u012176730/article/details/54412323 STA(Static Timing Analysis,即静态时序分析)在实际FPGA设计过程中的重要性是不言而喻的,其作用是: 1. 帮助分析和验证一个FPGA设计的时序是否符合要求; 2. 指导fitter(布线综合器)布局布线出符合要求的结果; 简单地说...
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ITU-R BT.656视频解码小记

2020年02月09日 FPGA开发  ⁄ 共 124字 ITU-R BT.656视频解码小记已关闭评论
下面几张图片是检测SAV EAV等信号的波形以及Vsync、Href等信号同步输出,同时BT.656 8位串行转为BT601 16位。同时检测帧率(显示为0x1E 30fps),并输出: 下图为本次项目的最终波形,完成图像的特定区域的清晰度检测,并滤波输出:
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Quartus II 错误报告Error (171173): Node from partition Top cannot preserve previous placement at PIN_P8 and honor the location assigment to PIN_F8

2020年02月08日 常见问题  ⁄ 共 237字 Quartus II 错误报告Error (171173): Node from partition Top cannot preserve previous placement at PIN_P8 and honor the location assigment to PIN_F8已关闭评论
问题:在修改分配管脚后总是出现下面这个错误报告,编译不过。Error (171173): Node i_tvp5158_pclk from partition Top cannot preserve previous placement at PIN_P8 and honor the location assigment to PIN_F8 解决:在网上查找得知原因是软件的问题,修改引脚配置的时候top文件没有修改就默认为冲突,只需要在top文件任意修改一个地方,加一个空格之类,然后保存然后再编译就可以通过。
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quatus ii——调试利器 SignalTap II

2020年02月07日 FPGA开发  ⁄ 共 5943字 quatus ii——调试利器 SignalTap II已关闭评论
1.为什么要用SignalTap: 在上板运行前都需要进行仿真,Modelsim 的使用可以使 FPGA 设计的许多错误扼杀在上板运行前,但这并不代表有了 Modelsim,我们的设计就天衣无缝了。实际上,在真正的上板运行时,我们还有可能遇到这样那样的问题,原因有多种: Modelsim仿真所用 Testbench 的激励输入有时不能囊括一切可能发生的情况,或者输入的信号是无法提前获取进行仿真的实时信号,或者我们在 FPGA 实时运行中需要查看某些信...
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FPGA数字信号处理—滑动平均滤波器

2020年02月07日 FPGA开发  ⁄ 共 904字 FPGA数字信号处理—滑动平均滤波器已关闭评论
最方便实现的求均值方法便是滑动平均滤波器,之所以称之为滤波器是因为该算法本身有一种保留低频分量、滤除高频分量的特性。如3点滑动平均滤波器的输出y(n)=[x(n-2)+x(n-1)+x(n)]/3。滑动平均滤波器的频率响应是1。 上述示例x(n)的每个取样点权值相同,都为1/3。也可以为每个取样点选择不同的权值,即为加权滑动平均滤波器 。 FPGA设计 在Quartus II开发环境下完成8点滑动平均滤波器的设计。模块接口如下(使用Veri...
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