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ITU-RBT.656视频标准接口(转)

2018年08月02日 技术文章  ⁄ 共 1283字 ITU-RBT.656视频标准接口(转)已关闭评论
ITU-RBT.656视频标准接口 ITU-RBT.656视频标准接口PAL制式(720*576)每场由四部分组成。 有效视频数据,分为奇场和偶场,均由288行组成。每行有1440个字节,其中720个字节为Y分量,360个字节为Cb分量,360个字节为Cr分量。Y分量的取值为16~235;Cb和Cr分量的取值为16~240。 水平消隐,有280个字节。 垂直消隐。 控制字。 对于有效数据行,其格式如图1所示。EAV和SAV为嵌入式控制字,分别表示有效视频的终点和起点。EAV和SAV...
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ADV739X配置及测试,本文使用7391

2018年07月24日 技术文章  ⁄ 共 1019字 ADV739X配置及测试,本文使用7391已关闭评论
ADV739x寄存器配置方式:I2C和SPI ADV7391默认方式是I2C,IIC从机地址依据ALSB引脚电平而定,ALSB=0------0x54;ALSB=1------0x56 CPU向ALSB/SPI_SS发送三个低脉冲,则ADV739x进入SPI模式。 ADV739x输入格式 ADV7390/ADV7391支持多种输入格式,不同的格式通过0x01寄存器的bit[6:4]设置。 ADV7390/ADV7391上电默认输入模式是标准清晰(SD),下表是各种输入模式: Bit[6:4] 输入模式 P7 P6 P5 P4 P3 P2 P1 ...
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Xilinx SDK更改link script路径

2018年07月09日 FPGA开发  ⁄ 共 165字 Xilinx SDK更改link script路径已关闭评论
打开SDK软件,按如下步骤进行操作: 1. Select Project -> Properties. 2. Select C/C++ Build. 3. Select Linker Script. link Script
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AXI4-Stream to Video Out无输出,no lock问题

2018年07月04日 常见问题  ⁄ 共 1239字 AXI4-Stream to Video Out无输出,no lock问题已关闭评论
最近在xilinx的zynq平台上做视频方面的测试,使用VDMA、VTC及VID_Out IP等模块,刚开始自己写了个VGA时序模块测试VDMA的配置是正常的,图像能显示,但是图像对不齐,这是自己写的IP 对AXI STREAM总线的tlast处理的有问题,只是测试用没在深入修改,后续项目中打算使用xilinx自带的Ip来完成,所有测试了上边说的那些IP。 在测试中一直没有视频显示到VGA监视器上。因为之前VDMA模块已经测试过了,从DDR读取数据到PL是正常的,所以...
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vivado加快编译速度—-设置 多线程编译

2018年06月25日 FPGA开发  ⁄ 共 117字 vivado加快编译速度—-设置 多线程编译已关闭评论
在VIVADO中一个run编译时支持的线程数如下表:(综合时一般是2线程)   设置多线程的命令为:  set_param general.maxThreads 4 读取当前线程数的命令: 为get_param  general.maxThreads
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Vivado IP核锁定的解决办法(两种解决办法)

2018年06月23日 常见问题  ⁄ 共 240字 Vivado IP核锁定的解决办法(两种解决办法)已关闭评论
发生IP核锁定,一般是Vivado版本不同导致的,下面介绍两种方法: 一、常用的方法 1.生成IP核的状态报告 Tools -> Report -> Report IP Status 2.点击Upgrade Selected 3.更新完成后IP Status 从此,被锁住的IP就可以正常配置了。 二、下面介绍另一种方法,对应上述方法不能使用的情况(Upgrade Selected 按钮是灰色的 情况) 在 Tcl console中 执行如下一条命令即可: upgrade_ip [get_ips]
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