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2020年02月12日 FPGA开发 ⁄ 共 2112字 FPGA设计-时序约束(实践篇)(转载)已关闭评论
1. 理论回顾 先来回顾一下有关时序的理论知识,上图是典型的同步时序模型及其时序图,由发起寄存器(rega)、组合逻辑、捕获寄存器(regb)及其中间的走线组成。 源时钟clk到达rega的时钟端口时,会有一定的延迟,从而形成clka。同理,时钟延迟到达regb的时钟端口,形成clkb。Tco为有效数据出现在发起寄存器Q端口所需时间。Tdata为数据延迟,包括组合逻辑延迟和走线延迟。Tsu表示捕获寄存器建立时间要求。Th表示捕获...
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2020年02月10日 FPGA开发 ⁄ 共 3219字 FPGA设计-时序约束(理论篇)(转载)已关闭评论
版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。本文链接:https://blog.csdn.net/u012176730/article/details/54412323 STA(Static Timing Analysis,即静态时序分析)在实际FPGA设计过程中的重要性是不言而喻的,其作用是: 1. 帮助分析和验证一个FPGA设计的时序是否符合要求; 2. 指导fitter(布线综合器)布局布线出符合要求的结果; 简单地说...
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